Hubungan Pengertian Verifikasi Dan Validasi Dalam Pemodelan Komputer

Validasi dan verifikasi merupakan dua istilah yang sering dipakai dalam sebuah penelitian. Banyak yang menganggap bahwa pengertian verifikasi dan validasi itu sama padahal keduanya memiliki pengertian atau makna yang berbeda walaupun saling berhubungan. Verifikasi dan validasi memang memiliki hubungan yang sangat erat, dimana kedua istilah ini dipakai untuk menggambarkan bahwa sebuah konsep yang dipakai dalam penelitian sudah sesuai dengan cita-cita peneliti dan karenanya sesuai dengan standar yang sudah ditetapkan oleh peneliti atau pembuat rancangan simulasi.

baca juga : Pengertian VSAT, Komponen VSAT

Pengertian Verifikasi dan Validasi

Dalam proses pembuatan simulasi pemodelan, tahapan verifikasi dan validasi ialah dua hal yang wajib dilalui. Pertama yang harus dilalui ialah proses validasi. Proses validasi ini merupakan sebuah proses untuk memilih apakah model simulasi yang dibentuk benar-benar sesuai dengan representasi dalam sistem pemodelan yang kasatmata atau tidak. Validasi ini sanggup dikatakan sebagai langkah awal untuk menguji apakah model yang sudah disusun sanggup merepresentasikan sistem kasatmata yang benar atau tidak. Suatu model dikatakan valid kalau tidak memiliki perbedaan signifikan dengan sistem yang nyata.

Untuk menyatakan suatu model dikatakan valid sanggup dilihat atau diamati dari karakteristik sistem nyatanya dan sikap sistem kasatmata dengan model yang dibuat. Dalam melaksanakan validasi sanggup dilakukan dengan banyak sekali alat uji. Alat uji yang sanggup dipakai di antaranya alat uji statistik yang terdiri dari uji kesamaan dua rata-rata, uji keseragaman data dari output, uji kecocokan dalam distribusi, dan uji kesamaan untuk dua variansi yang digunakan. Uji validasi ini sesuai yang nyatakan oleh Kelton dan Law dalam bukunya di tahun 1991.

Setelah melaksanakan validasi pada pemodelan maka langkah selanjutnya ialah melaksanakan verifikasi. Pengertian verifikasi ialah proses menilik kesesuaian logika dalam model operasional dengan logika dalam diagram alur. Verifikasi ini juga sanggup diartikan sebagai proses untuk mengecek ulang pada pemodelan aktivitas apakah masih ada kesalahan pada aktivitas atau tidak. Pendapat yang hampir sama juga disampaikan oleh Kelton dan Law yang mengartikan verifikasi ialah sebuah proses investigasi kesesuaian aktivitas simulasi dengan simulasi yang diinginkan. 

Verifikasi sanggup dilakukan dengan cara menilik aktivitas yang dibuat. Secara umum, verifikasi ini merupakan proses cek ulang suatu aktivitas apakah masih salah dan apakah sudah sesuai dengan yang diinginkan atau belum.

Hubungan Antara Verifikasi dan Validasi

Hubungan dari verifikasi dan validasi dalam pembuatan simulasi model atau pemodelan ini sangat terlihat terang dari klarifikasi pengertian validasi dan verifikasi. Keduanya merupakan dua tahapan yang saling berurutan dalam pembuatan simulasi model. Ketika akan membangun sebuah model sistem kasatmata pertama kali yang dilakukan sehabis model akibat dibentuk ialah melaksanakan validasi terhadap model simulasi tersebut. Setelah itu, barulah masuk dalam tahap verifikasi yang dilakukan dengan tujuan untuk mematangkan kembali model atau simulasi kasatmata yang dibuat. Seorang yang akan menciptakan sebuah simulasi pemodelan harus paham benar mengenai pengertian verifikasi dan validasi ini.